ncverilog如何仿真systemverilog

fl_5588 · 发表于 2013-5-8 10:39:32

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ncverilog 仿真verilog与systemverilog混合的代码，采用三步命令调用工具，ncvlog，ncelab，ncsim。仿真时只在nvclog后加入-sv就可以吗，ncelab与ncsim需不需要加入其他选项？谢谢

poiu_elab · 发表于 2013-5-8 15:07:01

看nc的帮助和例子里面有
不过nc对于system verilog的支持比vcs要差一些谁用谁知道

fl_5588 · 发表于 2013-5-8 19:36:18

回复 2# poiu_elab

您所说的差一点是指对语言的语法支持还是指容易出现仿真错误？

nemolee · 发表于 2013-5-9 09:39:31

你可以使用irun指令試試，我個人在使用上倒是沒有遇到什麼問題。

remnant · 发表于 2013-5-9 13:41:34

ncvhdl -v93 -f $VHDL_FLIST -logfile ./ncvhdl.log
ncvlog -sv -linedebug -f $VLOG_FLIST -logfile ./ncvlog.log
ncelab -access +r -nonotifier $TEST_TOP_NAME -logfile ./ncelab.log
如需更改seed：
ncsim -svseed 440608000 $TEST_TOP_NAME -logfile ./ncsim.log
否则：
ncsim $TEST_TOP_NAME -logfile ./ncsim.log

fl_5588 · 发表于 2013-5-14 14:29:31

回复 5# remnant

很感谢

ljmaierjia · 发表于 2013-11-2 12:51:00

没钱了额

rop195 · 发表于 2013-11-2 15:34:51

顶一下，好帖

rop195 · 发表于 2013-11-2 15:38:59

顶一下，好帖

alex5880 · 发表于 2013-11-4 14:37:44

學習了~~感謝~~

[资料] ncverilog如何仿真systemverilog

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