我也来问个后仿出现x态的问题

orlye · 发表于 2013-5-8 22:16:53

是用vcs仿的？先加选项+delay_mode_distributed +notimingcheck，看看能不能过。
你的后仿是layout后的？还是综合后的？

lik0604 · 发表于 2013-5-8 22:21:06

回复 lik0604

可是我是先写数据再读数据，并且保证读的地址是已经写过数据的
绿茶盖儿发表于 2013-5-8 08:48

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两种可能吧，我以前在FIFO中遇到过这种情况，数据取出以后就是X了，貌似你说的不属于这种，还有一种就是，dout输出的时候是异步的，这样导致毛刺很多，在ncverilog下面仿真就是X，在VCS下是毛刺。你这个问题太抽象了，没波形没代码，不好debug。

绿茶盖儿 · 发表于 2013-5-8 22:27:19

回复 11# orlye

我用的是modelsim，是布局布线后仿真，综合工具用的ISE，place & route后生成一个.v仿真模型和一个.sdf延时文件，我就是用这两个文件来进行仿真的。你所说的layout，我现在还没什么概念，不太懂

lwwlww · 发表于 2013-5-29 16:01:41

应该是时序问题，写RAM的时候没有满足时序要求，寄存器没有锁住数据，造成寄存器亚稳态。所以读出来的数据都是x。
建议看看写操作时候的波形，数据是否正确写入RAM。

warmheard · 发表于 2013-5-31 13:20:58

做的是个视频编码器，目前功能仿真都没问题了，后仿的时候发现很多x态，并且x态扩散严重，编码器根本没法正 ...
绿茶盖儿发表于 2013-5-7 12:16

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reg [WIDTH-1:0] mem [DEPTH-1:0];
在代码中使用这样的语句是不太好的做法，你应该例化一个ram，然后根据ram的端口时序进行读写。

这样可能会被综合成寄存器，当你的ram比较大时，会导致面积大，timing差等问题。

Gary.wang · 发表于 2013-6-26 16:45:50

如果没有初始化，初始化一下，再看看是不是有timing的问题；

wgej1987 · 发表于 2013-6-26 19:20:21

功能没问题，应该time问题吧

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