关于PT的一个小问题

zheng070608138 · 发表于 2013-5-7 10:47:16

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问一个问题，我有一个大的模块，下面有很多小模块，这些小模块有几个是纯组合逻辑，我对其各个小模块分别进行DC综合，然后顶层的大模块只是对其各个模块进行例化，我想问下我可不可以直接用顶层的大模块.v 文件和下面的小模块的综合过的网表文件，直接用cat命令，整合到一起，然后作为PT的输入文件，
我尝试这样做了，然后link_design命令之后则在log文件中出现
Warning: Unable to resolve reference to '####' in '*****'
####为子模块，****为顶层模块

lordlion · 发表于 2013-5-8 21:10:48

不行，read_verilog 会指定或判断是rtl code还是netlist，你这么直接cat起来在DC按rtl算，在PT会认不出的，标准的做法是吧底下的模块网表转成db或lib，直接做link_libray就可以了

zheng070608138 · 发表于 2013-5-9 08:47:36

那顶层模块只是例化了这些子模块，顶层模块是rtl,这些子模块是网表文件，这样对其进行cat也不行吗？PT不能识别吗？

那你说的把子模块都转化成db或者lib,那我的顶层模块还是rtl,这样pt就能识别了？

zheng070608138 · 发表于 2013-5-10 11:14:31

回答的人怎么不回复啊？

lordlion · 发表于 2013-5-10 11:32:13

你把rtl跟netlist 直接文本操作到一起当然不行了, pt严格确认读进来的文件格式的,转成lib后,只是个timing model了,不再有rtl和netlist的概念了,当然可以了

zheng070608138 · 发表于 2013-5-10 14:18:25

那顶层模块就直接是rtl了，不用管了？

zheng070608138 · 发表于 2013-5-10 14:26:50

那最终输入PT的文件就是这样的
top.v (rtl文件，verilog代码，里面例化所有的子模块）
所有的子模块分别以自己模块名来命名的lib文件，DC转成db
link 所有的子模块的db文件

如果不是，可以稍微详细地说明一下吗？我比较笨，不是很明白你说的

yeyewowo · 发表于 2013-5-10 14:31:30

楼主为何不把top和sub module用DC一起综合了再用PT检查Timing？还这么麻烦，DC综合一部分，留一部分的？

yeyewowo · 发表于 2013-5-10 14:34:01

哪怕用DC工具先read，再write出来也好啊

zheng070608138 · 发表于 2013-5-10 14:54:33

怎么将网表文件变成lib文件呢，我没见过啊

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