请教dc中verilog代码参数传递的问题

psuedo · 发表于 2013-5-1 17:31:58

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实际verilog中利用参数传递对例化的子模块进行了wire类型的赋值，例子如下：module A;
...
B #(0) u0_B(...);
B #(1) u1_B(...);
...
endmodule

module B(...);
parameter PARA=0;
wire [1:0] sig=PARA;
...
endmodule

dc综合有报错，dc是否有相关的参数可以设置解决？？

orlye · 发表于 2013-5-3 22:28:23

报什么错？

教父 · 发表于 2013-5-4 10:21:49

这种是可以综合的，你把你的报告发出来看看，还有就是你可看synopsys工具的帮助文档，我记得在论坛里面有一个synopsys所有工具的文档，你可以参照看看

Iaybf · 发表于 2013-5-4 11:47:59

应该是其它问题造成的报错，传参数不会有问题

trippa · 发表于 2013-5-5 10:57:49

应该是你设置的约束有问题，dc工具处理数据根据你设置的条件运行的

trippa · 发表于 2013-5-5 11:06:52

哦看到你的给的那个模块A里面有设置时间延迟，DC不能处理在主模块中的这样的延迟。你把上面的延迟去掉试试看。

Timme · 发表于 2013-5-5 11:25:15

analyze+elaborate，不要read_verilog

zhang2000 · 发表于 2013-5-5 20:47:20

直接传参数不行，以前有个设计是直接传的参数，后来都改啦
可能有设置的选项

lordlion · 发表于 2013-5-8 14:29:04

报什么错，例化B的时候参数是寄存器吗？应该为常数值

iknowzxc · 发表于 2015-12-23 15:08:46

问题解决了吗我也遇到了相同问题

[求助] 请教dc中verilog代码参数传递的问题

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