Formality error

kai.chen

各位，下面是一段formality的verify report,

   reference:  RTL
   Implementation: Synthesis netlist

  -----------------------------------------------------------------------
Reference design: r:/WORK/digtop
Implementation design: i:/WORK/digtop
1585 Passing compare points
5 Failing compare points
91 Aborted compare points
0 Unverified compare points
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Matched Compare Points     BBPin    Loop   BBNet     Cut    Port     DFF     LAT   TOTAL
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Passing (equivalent)          72           2          0          0     160    1343       8    1585
Failing (not equivalent)       0            5          0          0       0       0           0       5
Aborted
  Loop  (cycle-driven)         0            27        0           0       0      64          0      91
Not Compared
  Unread                           0             0         0           0       0      35          0      35
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因为Combination Loop, FV failed, 后仿无论function, timing都没有问题。请问我可以忽略这种错误吗？

kai.chen

每人遇到过这种问题么？

trippa

我想的是FM就是用来验证功能是否正确，只要后方功能和时序都下正确，其实都可以不必做形式验证了。

ww6501

加入 SVF文件试试？或者用LEC试试？

形式验证不过，心理总是不踏实。