spectreverilog 仿真

jaykinglyf · 发表于 2013-4-27 09:25:15

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1小弟最近要做一个数模混合信号仿真。然后数字模块用modelsim仿真过，想要与模拟部分合起来用spectreverilog仿真。现在的疑问是，在modelsim下，只要所有的module在一个project下，顶层的module例化其他的module时就能自动调用。但在cadence里，做混仿的时候应该只要用顶层的.V文件，我怎么实现例化其他的module。2在混仿时，verilog.log显示的错误是identifier 《》 not declared，代码应该没问题，我用modelsim仿过，请问怎么解决

humphreyyu · 发表于 2013-4-27 10:29:00

嘿嘿，这两天我也在折腾spectreverilog，正好学习一下。这个问题我也碰到了。你建立hirerchy结构的config文件，里面会自动找模块的

humphreyyu · 发表于 2013-4-27 10:31:04

你这还是最初的问题，编译出错，后面还会有各种千奇百怪的问题呢。
verilogspectre好像不支持verilog_xl，我每次仿真的时候就会报这个错误，找不到verilog_xl的license

jaykinglyf · 发表于 2013-4-27 11:00:05

回复 3# humphreyyu

嘿嘿，大哥那就不要取笑小弟啦。也就是说，其他的module放在哪里都无所谓吗。比如说，所有的数字模块我新建了一个lib叫digital，在这个lib建各个cell用于存放每个module，包括顶层的module top.v。然后再建立一个新的cell用于混合仿真，只要调用top.v的symbol就可以了啊？我保守的用各个module生成symbol然后在schematic里自己连线来搭顶层模块，结果仿真的时候就出现了所有的端口都是 input ，output or inout 《》 not declared的报错，我就很无语。大哥可以解释一下这是怎么造成的么。

我感觉那你的是license的问题吧，带我试试行不行再和你交流哈