LVS能过，pex提参时LVS过不了。

F_CKadidas · 发表于 2013-4-26 11:17:28

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本帖最后由 F_CKadidas 于 2013-4-26 11:21 编辑

一个不大不小的电路，整体的LVS能过，但是整体用calibre提参数的时候提示LVS过不了，report里面把两根线认反了，于是我把报错的部分单独剔除来封成cell，其余部分封成cell,每一个cell的LVS,和提参的LVS均能过，把两个cell连成整体电路后的LVS也能过，但提参时LVS又报错。求大神解答.在线等。对了，虽然PEX报错，但不管错误，直接用其提出来的参数做postsim，结果正常。

F_CKadidas · 发表于 2013-4-26 11:22:04

求别沉

F_CKadidas · 发表于 2013-4-26 11:24:40

大神呢？

天牛不唱歌 · 发表于 2013-4-26 11:43:28

LVS和PEX的提取规则不太一样导致的吧，用的莫非是国产工艺？可能还不太成熟吧，

jxjxhwx · 发表于 2013-4-26 20:49:33

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fortissimo.g · 发表于 2013-4-27 00:24:57

查查lvs 的 option有什么不一样。比如什么dummy cell 之类的

colnie · 发表于 2013-4-27 09:22:43

注意VDD和gnd,我以前也出现过这种情况

ashin16 · 发表于 2013-6-27 16:17:40

回复 7# colnie

你好，我也是改了VDD和GND之后出现这个情况，请问你是怎么解决的呢，谢谢了

幸福的小彬 · 发表于 2013-6-27 18:49:10

是不是有几套电源和地啊？如果是的话，有些要加屏蔽层。还有，可以看一下跑PEX调用的文件里的说明，看一下你的设置对不对，有些是一个调用的关系（PEX文件调用LVS文件），这个需要修改。

semico_ljj · 发表于 2013-6-28 14:47:35

看看是什么问题

jxjxhwx jxjxhwx 当前离线积分 21453 头像被屏蔽	发表于 2013-4-26 20:49:33 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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