经典时钟切换电路参考设计

wiwi111 · 发表于 2013-4-28 11:50:50

別下了,騙信元的...一點用也沒有!!!!

hnwulei · 发表于 2013-4-28 12:21:16

thanks!!!!!!!!!!!!!!!!!!!!!!!

tigerjade · 发表于 2013-4-28 12:56:41

这里面的ＧＯＯＤ电路也是错的。因为跨时钟域的信号没有做处理，所以两个触发器的输入可能是半稳态从而导致问题。

maosheng · 发表于 2013-4-28 22:01:27

提供了一种无毛刺时钟切换的设计思想，实际应用的电路应该会更复杂一些

542002990 · 发表于 2013-11-30 16:51:02

以后常发些经典的小电路，别看电路小，很多学问在里面

gdarboux · 发表于 2013-11-30 17:50:58

不明觉厉~~~

bjgunner · 发表于 2013-12-3 12:07:42

为Verilog源码，简单易懂，注释明确，与大家共同分享学习。

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