求助DLL中延迟线的问题

happylj · 发表于 2013-4-17 23:58:56

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设计了一个DLL，但是设计延迟线时有这样的一个问题，就是，我将8个电压控制延迟线级联，然后控制电压从1.8V~0.7v,但是仿真10us后输出的时钟的周期不变，但是高电平宽度在变窄，然后这就影响我后面加鉴相器和电荷泵，我就是做一个简单的把时钟延迟一个周期，请问各位有谁对这个有经验，是我哪里加错，还是需要其他的调整，这个问题已经研究一段时间了，以前一直以为是鉴相器和电荷泵的问题，现在才知道是延迟线的问题，非常感谢大家关注~

scpuke · 发表于 2013-4-18 13:34:18

回复 1# happylj

要看你的输出时钟是从哪里输出的了。delay line中的工作频率本来就恒等于输入时钟，并不随vctrl电压改变而改变。只有当你正确的将delay line中的多个相位组合在一起时，输出时钟才会随vctrl变化而变化。

scpuke · 发表于 2013-4-18 13:36:24

回复 1# happylj

要看你的输出时钟是从哪里输出的了。delay line中的工作频率本来就恒等于输入时钟，并不随vctrl电压改变而改变。只有当你正确的将delay line中的多个相位组合在一起时，输出时钟才会随vctrl变化而变化。

smartbear_06 · 发表于 2013-4-18 14:04:27

回复 1# happylj

说白了就是duty变烂了么，检查一下你每个delay cell吧，上升沿延迟和下降沿延迟估计差的比较多，再调调这部分电路。

happylj · 发表于 2013-4-18 23:08:19

回复 4# smartbear_06
恩，谢谢啊，我自己调一调

happylj · 发表于 2013-4-18 23:14:25

回复 2# scpuke

恩，谢谢啊，频率是对的，就是占空比不对，我试着调一下，有问题再请教

钢丝上的蜗牛 · 发表于 2013-5-16 19:02:29

Dutycyle的变化与所选用的Delaycell结构相关

james5168qoo · 发表于 2013-5-17 17:25:47

感謝分享!~~感謝分享!~~感謝分享!~~感謝分享!~~感謝分享!~~感謝分享!~

kechaoli · 发表于 2013-6-25 10:10:38

设计了一个DLL，但是设计延迟线时有这样的一个问题，就是，我将8个电压控制延迟线级联，然后控制电压从1.8V ...
happylj 发表于 2013-4-17 23:58

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你调好没呢？是不是延迟单元的宽长比设置的不行啊？我现在也遇到了这个问题能加个qq交流下吗？ 793226173 谢谢

MEOW- · 发表于 2019-4-12 14:16:37

同问，请问这个问题是怎么解决的

[求助] 求助DLL中延迟线的问题

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