XilinxFPGA的配置区架构及配置文件协议

nixon8210

小弟目前正在做V2-3000的配置回读与比对校验，比对过程为：每间隔N秒，从FPGA中读出全部配置数据(SelectMap)，从PROM1中读出原始配置数据，从PROM2中读出msk文件，进行比对校验，如有错则进行重配置。
    有个问题：我的目标程序是大容量数据处理，需要频繁读写BLOCKRAM，而目前回读配置区均是全部回读出进行比对，当回读过程中读到BLOCKRAM的逻辑配置区(应该也包括RAM当时的内容)时，如果此时目标程序对BLOCKRAM正在进行读写操作，会造成数据的混乱即误码。基于对FPGA配置文件的理解，每一个配置帧应该是对应一列逻辑资源的配置，因此我想知道整个配置文件中所有的配置数据帧，哪些是配置CLB的，哪些是配置BLOCKRAM、SRL16及分布式RAM的，这样，我想回读时可以做一个选择，仅回读配置CLB的，而不回读配置BLOCKRAM的配置帧，这样可避免对数据的影响，请教各位哪有关于各FPGA型号配置的架构或配置文件的协议/定义，或者官网上是否有相关的资料或者资源，感谢！

changhcl

你这个问题整体描述读起来好复杂，而且综合的时候都是软件自动的，这个问题没有考虑过，需要重新理解你的问题，求大牛的出现吧

nixon8210

继续求助……