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本帖最后由 zuohaiyang 于 2013-4-15 10:42 编辑
如图中所示:
clk2是clk1的generated clock, FF的Q通过组合逻辑接回自身的D端,形成一个timing loop,
encounter cts spec中, 是先定义clk1, FF的CK为through pin,
这样的时候, CTS完了之后, opt setup and hold之后, 发现FF Q--->D这里会有hold violation, 如果手动fix hold violation 的话,会在这里造成新的setup violation,
所以想请教各位如何处理这类timing loop?
是要set timing disable么? 如果是的话, 具体怎样设置? |
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