FPGA外挂DDR3硬件正常的自检方法？

feitianzhilu287 · 发表于 2013-4-12 11:38:03

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各位大虾，我想设计一个检测FPGA的外挂DDR3硬件是否有问题的程序。目前先做初级阶段工作，主要实现以下几点：
1、检测DDR3数据线DQ是否有错连和漏连（虚焊）的情况，如有找到对应的错误处；
2、DDR3内部存储单元自检，判断内存的每个存储单元是否能正常工作。

关于第二点，网上的资料相对来说多一点，最简单的为march算法，遍历每个存储单元写入特定数据并读取做判断。
但是对于第一个要求，没有找到什么资料，请大家给我一点思路或者一些相关资料，之前听人说有个什么“九步棋盘法”，但是也没有找到相关资料。谢谢大家了。
其实对于第二点，我还有一个疑问，如果DQ两根线连反了是否对我的读写数据的正确性有影响，因为由于线连反了，我写入和读取时都是错误的，那么最终结果又变成了对的，对我们的设计貌似不产生影响。但是理论上连错了肯定会导致结果出错的，想不通，求各位大虾帮忙解惑，谢谢了。

duan_dzj · 发表于 2013-4-12 14:39:41

没搞懂缘由，等大侠解释

ise · 发表于 2013-4-12 16:45:54

对于DQ是否有错连的情况，一点参考：
1. 只要是一个DQS所管辖的DQ数据线里面，DQ连错是无所谓的。例如DQS0管着DQ0~DQ7，那么FPGA侧的DQ0 连接到DDR3的DQ7; DQ1连接到DDR3的DQ2；。。。。都可以。
2. 跨DQS所管辖之间的DQ数据线连错，就会出问题。例如FPGA侧的DQ0连接到DDR3侧的DQ9，当FPGA侧仅进行bit【7:0】写操作时，DQS0会发出脉冲（DQS1没有脉冲）供DDR3侧采样bit【7:0】上的数据，而FPGA侧DQ0的数据实际传到了DDR3侧的DQ9，由于DDR3侧的DQ9数据采样是靠DQS1采样的，因此DQ9上的数据就写不进去。