求助！关于FPGA和DSP之间的SRIO互连问题！请各位大神指点！

mangge232 · 发表于 2013-4-9 15:31:43

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

小弟先谢过各位大神！我们的FPGA平台是xilinx v5的开发板，SRIO的IP Core版本为v5.6，DSP是TI的6670。

目前FPGA向DSP发送NWIRTE、NREAD和NWRITE_R的包都可以成功，从Chipscope里面采样的数据和时序都是正确的。
DSP作为操作发起方的话，目前遇到的问题是，NWRITE_R请求发送到FPGA端后，在FPGA端能够看到正确的时序，并且在target response端能够看到已经发出了该请求的响应，但是在DSP端却一直显示的是接收超时（DSP端用的一个叫做completion code的东西来表示接收状态，如果打印completion code为0说明接收到了正确的响应，如果打印为1说明接收事务超时time out。在两块DSP板之间已经验证过，打印的completion code为0。）

不知道各位有没有遇到过这种情况，如果遇到过，怎么解决的？谢谢！