设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于SV验证的学习，请求指导！

发新帖

查看: 1979|回复: 1

[原创] 关于SV验证的学习，请求指导！

发表于 2013-4-3 13:39:53 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

各位前辈大哥，小弟最近开始学习SV验证，看了一周的Systemverilog语法，还有一些testbench的构建组成，还是一头雾水啊，我该怎么办?还有我现在对SV验证具体要用到哪些工具也不太清楚，更别说熟悉了，有没有干过这个的，请来给小弟指导指导！不胜感激啊！

不胜感激, 指导

相关帖子

回复

发表于 2014-4-16 14:46:20 | 显示全部楼层

回复 1# tianmaoyuan

我也刚学，仿真工具用的是vcs，看波形用的verdi，

EETOP创芯人才网简历投递入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-22 22:56 , Processed in 0.031974 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表