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查看: 3853|回复: 9

[求助] modelsim 前仿时序分析

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mmffss2007
发表于 2013-4-2 16:38:05 | 显示全部楼层 |阅读模式

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各位大大，小弟有个问题请教一下，详细见附件图
为什么 modesim仿真的时候，时序电路采样的时候，
采的是前一个值，为什么有时候不是呢？
从上到下的信号依次是输入时钟clk ，输入数据使能（高电平有效），输入数据值，
输出采样值shift—reg，输出在时钟上升沿采值。
那为什么在最后使能下降沿时，输出没采上呢？
求助
modelsim, verilog

时序图

时序图

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richyhuang
发表于 2013-4-2 16:43:23 | 显示全部楼层
楼主这个跟modelsim没有关系吧,可靠采用要考虑到延时的问题
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mmffss2007
 楼主| 发表于 2013-4-2 16:57:27 | 显示全部楼层
回复 2# richyhuang


    可是，这是前仿啊，我没加任何的延时啊，功能仿真不需要考虑延时啊
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hbyu
发表于 2013-4-2 22:10:20 | 显示全部楼层
跟仿真器无关
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qiudanyi1
发表于 2013-4-3 13:52:55 | 显示全部楼层
有可能是你给的输入值有问题，在时钟上升沿采的值不稳定，个人看法而已
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s19812500
发表于 2013-4-3 23:29:34 | 显示全部楼层
modelsim里面可以用断言吗
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xiaojigao
发表于 2013-4-4 16:39:20 | 显示全部楼层
回复 1# mmffss2007


    你确认“输入数据使能”是由clk驱动的？
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发表于 2013-4-5 16:30:20 | 显示全部楼层
有可能是因为你在给shift_reg赋值的时候，是被多个个always@(posedge clk)驱动
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西湖水
发表于 2013-4-6 16:37:52 | 显示全部楼层


回复  mmffss2007


    你确认“输入数据使能”是由clk驱动的？
xiaojigao 发表于 2013-4-4 16:39

                               
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   如果不是clk驱动的话，就会有这种的情况
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mmffss2007
 楼主| 发表于 2013-9-5 11:26:00 | 显示全部楼层
解决了，仿真出现这样的问题，多半是我对modelsim的仿真原理不熟悉，理解一下仿真工具的仿真原理还是有好处的，希望对有相同问题的朋友有帮助！
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