modelsim 前仿时序分析

mmffss2007 · 发表于 2013-4-2 16:38:05

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各位大大，小弟有个问题请教一下，详细见附件图
为什么 modesim仿真的时候，时序电路采样的时候，
采的是前一个值，为什么有时候不是呢？
从上到下的信号依次是输入时钟clk ，输入数据使能（高电平有效），输入数据值，
输出采样值shift—reg，输出在时钟上升沿采值。
那为什么在最后使能下降沿时，输出没采上呢？
求助

richyhuang · 发表于 2013-4-2 16:43:23

楼主这个跟modelsim没有关系吧,可靠采用要考虑到延时的问题

mmffss2007 · 发表于 2013-4-2 16:57:27

回复 2# richyhuang

可是，这是前仿啊，我没加任何的延时啊，功能仿真不需要考虑延时啊

hbyu · 发表于 2013-4-2 22:10:20

跟仿真器无关

qiudanyi1 · 发表于 2013-4-3 13:52:55

有可能是你给的输入值有问题，在时钟上升沿采的值不稳定，个人看法而已

s19812500 · 发表于 2013-4-3 23:29:34

modelsim里面可以用断言吗

xiaojigao · 发表于 2013-4-4 16:39:20

回复 1# mmffss2007

你确认“输入数据使能”是由clk驱动的？

zhanglinlin0514 · 发表于 2013-4-5 16:30:20

有可能是因为你在给shift_reg赋值的时候，是被多个个always@(posedge clk)驱动

西湖水 · 发表于 2013-4-6 16:37:52

回复 mmffss2007

你确认“输入数据使能”是由clk驱动的？
xiaojigao 发表于 2013-4-4 16:39

登录/注册后可看大图

如果不是clk驱动的话，就会有这种的情况

mmffss2007 · 发表于 2013-9-5 11:26:00

解决了，仿真出现这样的问题，多半是我对modelsim的仿真原理不熟悉，理解一下仿真工具的仿真原理还是有好处的，希望对有相同问题的朋友有帮助！

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