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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › generate语句，DC综合会报错，是什么原因
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楼主: yushuiyang1986

[求助] generate语句，DC综合会报错，是什么原因

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Captain_Rail
发表于 2020-12-18 08:39:01 | 显示全部楼层


keelinx 发表于 2013-4-1 18:17
跟你吵架就没意思了，generate block不能独立于assign、always block和单元例化 存在...wire a,b;
.. ...


确实，里面不能没有assign，我这加了assign，编译就没报错了 image.png

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mrlong
发表于 2022-3-9 19:45:55 | 显示全部楼层
generate后面不能跟begin
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