generate语句，DC综合会报错，是什么原因

yushuiyang1986 · 发表于 2013-4-1 17:47:57

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本帖最后由 yushuiyang1986 于 2013-4-1 18:06 编辑

verilog写法：
generate  begin    if（PARAMETER1）begin
         a =  ……；
         b =  ……；
   end
   else begin
         a =  ……；
         b =  ……；
   end

endendgenerate

DC 报错 syntax error on a obsolute verilog 2001 construct standalone generate block (VER-946)
请高手指点

keelinx · 发表于 2013-4-1 17:52:04

没有 assign，没有always，你这段代码是写在哪里的？
DC支持generate，建议好好看看语法~~~

yushuiyang1986 · 发表于 2013-4-1 18:04:24

本帖最后由 yushuiyang1986 于 2013-4-1 18:12 编辑

回复 2# keelinx

reg类型是不需要assign的，我说的是generate block，不是说always block，我没说compile有问题的，我说的是DC综合报Error 基本常识一般人都懂得，翻书就能解决的语法问题是没必要拿到网上来问的，亲！

keelinx · 发表于 2013-4-1 18:17:46

回复 keelinx

reg类型是不需要assign的，我说的是generate block，不是说always block，我没说co ...
yushuiyang1986 发表于 2013-4-1 18:04

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跟你吵架就没意思了，generate block不能独立于assign、always block和单元例化存在...wire a,b;
......
generate
......
assign a=....
assign b=....
......
assign a=....
assign b=....
......