请问一个verilog 的case statement的非常奇怪的问题

falloutmx · 发表于 2013-4-3 17:22:27

解决这类问题有2个重要的方法
1.用硬件的表达形式写代码，不要图省事，很多写verilog的容易犯这个错误
2.觉得波形和代码对应不上，请看仿真/综合出来的电路是否是自己想要的

djsly4321 · 发表于 2013-4-7 23:46:36

这个是随aluop_ex跟funct的值变化的

hancheng1166 · 发表于 2013-4-10 04:12:45

回复 21# orlye

多谢前辈。。我写上那个4'b之后就对了。。。。原谅我的无知~~~~
大谢~~~~！！！！！

orlye · 发表于 2013-4-10 21:40:51

回复 25# hancheng1166

LZ言过了，大家互相学习交流嘛，不能说“无知”，更不存在“原谅”不原谅的。
我会知道是因为我也是这么错过来的。

hancheng1166 · 发表于 2013-4-22 12:10:56

回复 26# orlye

js_xxh · 发表于 2013-4-23 21:31:56

1. 要使用阻塞赋值，但可能这个问题不会影响仿真结果
2. 0001, 0010等数据前面加 n'bxxxx,你应该要表达的是2进制的数，同时注意你的$display，里面是不是也是用%b，而不是%d，%h等。

[求助] 请问一个verilog 的case statement的非常奇怪的问题