PLL频率锁定的问题

xibeizi314 · 发表于 2013-3-26 12:08:39

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各位大侠：小弟做了一个20MHz的PLL ,里面采用8分频比的那种，在CSMC流片，结果出来的信号频率锁定在了输入信号的2倍频率上，问题出在哪里了？是和PFD的死区时间有关吗？还是和分频比相关？

univerw · 发表于 2013-3-26 13:01:58

圣经里应该有讲到这种假锁问题~~

zhang209a · 发表于 2013-3-26 16:31:21

环路带宽你设多少

xibeizi314 · 发表于 2013-3-26 17:12:46

环路带宽大概是2-3KHz,这个和锁定的关系是什么？

zhangwei198806 · 发表于 2013-3-28 11:02:50

回复 4# xibeizi314

出现了假锁，应该是鉴频鉴相器出了问题，输入信号在倍频的时候没有检测出来,我觉得是这样。

xibeizi314 · 发表于 2013-3-28 13:29:17

是死区时间的问题吗？

semico_ljj · 发表于 2013-3-28 13:53:32

不像是！你的是低频时钟，是0.35um工艺？

zhang209a · 发表于 2013-3-28 14:24:41

是PFD吗？好像你的PLL只能鉴相不能鉴频。

xibeizi314 · 发表于 2013-3-29 12:54:28

用的.5的工艺。

xibeizi314 · 发表于 2013-3-29 12:56:08

是PFD，用两个DFF做的。

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