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原帖由 sgz2999 于 2007-10-14 20:18 发表 ARM的CACHE LINE一般是32BYTE,这样对于AHB总线而言,从外部SDRAM访问数据到CACHE,一般来讲发起一次请求只刷新16个WORD(16bit),这样的话访问SDRAM的一次BURST也只能是16WORD,效率最高也只能达到SDRAM的170MByte/s左右,不知道这是否是由于AHB总线的BURST的限制?如果是,AXI总线是否可以提高一次BURST的访问大小从而提高SDRAM的访问效率? 感觉很多SDRAM虽然都支持连续BURST,但由于内部总线每次BURST大小的限制,导致实际上SDRAM是无法真正做到连续BURST访问的,一般16bit SDRAM的工作时钟都可以达133MHz,但实际中内部总线访问其的带宽都无法达到133M×16bit/s的带宽,因为内部总线无法发起进行连续BURST访问的请求。 不知AXI总线对此是否有相应的改进办法? 上述问题,还请老扁大牛多多指点。谢谢!
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原帖由 老扁 于 2007-10-18 15:53 发表 不是很清楚您的意思。DRAM的访问模式是肯定会支持一次cache line的读写的,所以不会有性能的影响。 而且AHB支持1024bit X 16beat的burst,AXI支持得更高。
原帖由 sgz2999 于 2007-10-29 14:57 发表 可能是我说的不够清楚,我的意思是在目前的AHB总线架构下,好像一次SDRAM BURST的最大长度就是一个CACHE LINE,也就是只有16个半字,我想问得是为什么一次SDRAM BURST为什么不能够访问更多的数据,比如两个或者更多的CACHE LINE?因为BURST SIZE越大,就意味着SDRAM的带宽可以更高。正如你所说的一次AHB BURST最高可以支持1024*16bit的数据,那为什么实际的芯片中SDRAM 控制器的BURST长度一半都达不到这么大,我所了解的很多芯片SDRAM BURST也就能做到16个半字。还请赐教。
原帖由 老扁 于 2007-10-30 10:21 发表 这个应该是SDRAM设计上的性能折中吧。一次访问更多的bit在效率、速度和面积上都有损耗,这个偶估计是经过应用统计后的考虑的,具体的可以参考SDRAM的文献。
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