一个基础问题：modelsim的仿真，用testbench好还是do文件好

arccosx · 发表于 2013-3-22 00:45:44

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我以前是专门做逻辑的，FPGA和IC都做过，现在在一家小公司，这家小公司是做板级产品的，除了我以外，其他的同事虽然也用FPGA，但基本都不会做仿真，都是写好代码，编译通过，不管警告直接上板调。然后我这组的老大是除了我以外唯一一个用modelsim仿真的人，他也不用testbench，只用do文件的方式，他认为testbench太麻烦、繁琐，他也不想去学习verilog，后面我比较了下，也许do文件直接产生波形比较方便，但是如果要用文本方式查看仿真结果，打印信息，以及一些文件的操作，明显verilog搭建的testbench支持的功能更多。
但我不是做验证的，对do文件没有深入地学习研究过，各位验证的大虾，对do文件有什么见解？

my2817 · 发表于 2013-3-22 08:37:53

对modelsim的每一步操作，都有相应的命令(TCL接口)支持，把这些命令写到一个文本文档里，这就是do

kkkkmcgrady · 发表于 2013-3-23 00:40:01

楼上正解，个人感觉在进行较大规模仿真的时候使用do文件比较方便。

hbhbts · 发表于 2013-3-24 14:41:44

do文件是modelsim命令行中可执行的文件，主要就是编译，仿真设置等，这里如果没有testbench的话，仿真是没有意义的。跟你说的testbench是两个不同的概念，testbench是测试环境一般是指rtl代码的外部环境，要仿真的话这个是不能少的，而do文件只是工程规范化自动化的一种是实现形式，不用也可以，就用鼠标点，两者本质上是一致的。
个人见解！