.v格式的仿真库如何产生？

hezelz08 · 发表于 2013-3-6 14:10:05

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本人是研究标准单元包设计的，由版图数据产生物理库、时序库后，还需要产生用于仿真的仿真库，仿真库是.v格式的，用verilog语言定义的，如smic13g.v文件那样用与版图后仿真用的，那么这个.v格式的仿真库用什么工具来生成呢或者转化呢，求坛子里的大牛指点一二~

my2817 · 发表于 2013-3-6 19:25:45

做库有专门的工具，比如NCX，librety, siliconsmar

hezelz08 · 发表于 2013-3-6 20:22:48

回复 2# my2817

嗯，我用过iberty ncx生成.lib库，看了ncx的user guide，介绍了产生.v库的方法：1）先用ncx产生.lib库；2）使用Library Compiler产生.v库，中间说要设置verilog_enable 变量为true，不知道这个变量是在ncx中设置还是在LC中设置。我按照这种方法操作，LC提示error，在LC中man write_lib命令时， Command Reference报告说LC只能产生vhdl格式的库，我迷惑了，是不是我的LC版本低了呢，我是2007.03-SP1，求解答啊~

my2817 · 发表于 2013-3-7 12:48:56

回复 3# hezelz08

-format verilog

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