东芝提出信号处理新方式，减小LDPC解码电路规模

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东芝提出了将数字信号的延迟时间作为模拟量来处理的新型模拟信号处理方式，并已证实，将该方式用于NAND型闪存纠错用LDPC（Low-Density Parity-Check）解码电路时，可将该电路的规模缩小38％。

       无论是数字信号还是模拟信号，此前的信号处理方式基本上都是按照电压分配数值。此次东芝提案的方式是，按照从时钟进入到数字信号（波形）上升之前的延迟时间分配模拟量。

       据东芝介绍，此次的新技术仍需要处理时间这一模拟量，其电路与此前的数字信号电路是通用的。因此，可以使用原来一直采用的数字电路设计用自动设计工具来开发，这是一个优点。

       另外，将时间信号和数字信号相互转换的电路能以非常小的规模实现，这也是新处理方式的一个特点。现已证实，将此次的信号处理方式用于NAND型闪存纠错用LDPC解码电路时，可将该电路的规模缩小38％。

       据东芝介绍，作为可以提高NAND型闪存可靠性的技术，LDPC码等纠错电路的重要性日益提高，但存在的课题是，LDPC码解码电路中包含的数据转换器的电路规模和耗电量都很大。采用此次的方式后，不仅可缓解这一问题，还能利用数字电路用自动设计工具来降低开发工作量和成本。

       东芝已于2013年2月20日（当地时间）在“ISSCC（International Solid-State Circuits Conference） 2013”（在美国加利福尼亚州旧金山举行）上就此次技术的详细情况发表了论文（论文序号：D24-01）。（记者：小岛 郁太郎，Tech-On！）

                               
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