ISE14.x的MIG做DDR3控制器

xduryan · 发表于 2014-8-13 23:05:28

xilinx mig规定，designer不能随意改动ucf和hdl中的某些parameter，如果需要改动，需在mig中修改，然后重新生成
至于管教分配，有一页有两个选项，一个选项是让你对一个个的管脚进行具体的分配，另一个是只指定data,address,cmd,control等信号对应的byte group，并不具体到每一个管脚的分配

EMCCD · 发表于 2015-3-19 16:21:30

学习学习...

jxd1975 · 发表于 2015-3-21 11:31:42

很有用，tks

xduryan · 发表于 2015-3-21 15:00:05

不能在生成后自己修改的，要是可以的话，干嘛让在生成的时候让你添加约束呢

xduryan · 发表于 2015-3-21 15:06:17

不能在生成后自己修改的，要是可以的话，干嘛让在生成的时候让你添加约束呢

hfyfpga · 发表于 2015-3-21 17:46:19

看看，学习！

skylikeme · 发表于 2015-4-14 19:10:20

看完帖子，收获很大啊

Jasen_0314 · 发表于 2015-7-6 23:09:58

学习一下

chengbaibai · 发表于 2015-12-7 15:50:06

挺好的谢谢

[求助] ISE14.x的MIG做DDR3控制器

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