关于一条timing_path的时序问题

X6J6P6 · 发表于 2013-2-17 22:41:51

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大家好，如图所示，由于时序路径比较长，我截取了时序路径的头、尾以及中间的部分，拼成一幅图。
如图中所示的路径，报告的时序路径的终点怎么会在组合逻辑门的pin（u_testdnld/U1150/B）上呢？
谢谢各位解答！！！

Tonyhai · 发表于 2013-2-18 09:14:24

u_testdnld/U1150 当作门控单元在 check

X6J6P6 · 发表于 2013-2-18 12:30:29

回复 2# Tonyhai
您好，u_testdnld/U1150的前面和后面有很多逻辑门，为什么会选择u_testdnld/U1150 作为门控呢？难道是前端约束的？
谢谢解答！！

Tonyhai · 发表于 2013-2-18 12:46:49

能否把这段对应的代码给我看看

X6J6P6 · 发表于 2013-2-18 15:53:10

回复 4# Tonyhai
您好，不好意思，我看不到代码。
不过我们这里的人说，这一部分代码是别的公司的人写的，用了一些组合逻辑代替时钟门控。

我觉得之所以在U1150上检查，是因为这个U1150的某个pin接了时钟信号的原因。不知道我的理解对不对。

henryshen2000 · 发表于 2013-2-18 17:22:58

是设置了门控时钟检查！set_clock_gating_check

Tonyhai · 发表于 2013-2-18 18:50:01

回复 5# X6J6P6

  有可能。

  一个接时钟一个使能信号。

为啥不直接用门控cell 。

  你这种情况，可能会出现在外购IP中，自己写的代码不会这样写。

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