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查看: 4052|回复: 7

[求助] 虚心求教vcs后仿真的问题!

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发表于 2013-2-17 14:35:45 | 显示全部楼层 |阅读模式

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小弟新人,最近在做一个项目,都是边学边做,代码写完后做了modelsim仿真,FPGA上做了功能验证,然后做了DC综合和用astro做了PR,没做过PT和后仿真,现在布局布线完后把gds文件 用calibre DRC和LVS了下,过了。在cadence里做数模混合仿真好慢好慢放弃了。
服务器上只有PT和vcs,没有形式验证工具,PT正在学。
请问vcs做后仿,具体是哪些步骤呢,因为找不到相关后仿真的教程,时间比较紧,劳烦大神们~
另:vcs后仿用的sdf和网表都是PR后由PR工具输出的吧?PT我知道很重要,但是我还在学,我会在流程中补上的,现在只是不明白vcs怎样做后仿真,万分感谢!!
发表于 2013-2-21 11:39:10 | 显示全部楼层
后仿跟前仿很相似,就是一些信号需要重新定义,名字或者位置变了,
还有就是需要编译sdf文件,PR之后,再由pt写出来的,里面主要是时序信息。
发表于 2013-2-28 22:29:28 | 显示全部楼层
by pass!!1
发表于 2013-3-3 22:31:24 | 显示全部楼层
后仿真和前仿真没多大区别,只是在于 反标sdf,编译option不同。其他的基本一样。如果你设计很大的话,门仿可能需要64bit模式
发表于 2013-3-12 08:56:16 | 显示全部楼层



64位只是提供了更大的memory访问空间以及文件存储大小,跟设计大不大没必然关系,别tmd没搞清张嘴就胡说。
发表于 2018-11-19 12:40:32 | 显示全部楼层
thank you
发表于 2018-11-20 09:14:09 | 显示全部楼层
只是多了个sdf反标的问题
发表于 2018-11-20 09:21:21 | 显示全部楼层
回复 2# clean_water


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