xilinx FPGA怎么在p&r之后连上管脚？

284294022 · 发表于 2013-2-8 21:38:32

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因为要对电路进行手工的修改。所以电路输出去掉了buf，在约束里面把NET设置为SAVE，经过place&route。也修改完电路之后，想重新连上管脚，不知道应该怎么做呢？

284294022 · 发表于 2013-2-11 21:20:12

回复 2# chen851112

怎么连？用什么连？

284294022 · 发表于 2013-2-12 21:46:31

回复 4# chen851112

en，因为对电路修改比较多，所以最好是最后加上管脚。又或者，有什么办法，在place&route的时候，不分配管脚么？

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