|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
小弟,刚刚接触Systemverilog,遇到如下问题在a.sv文件中,定义了一个接口 a_interface 然后又定义了一个module 交a,这个模块的port使用了,我定义的interface,但是在用VCS对这个模块进行编译,发现一下错误:
“VCS_IUC interface a is unconnected ”,然后我查了书,书上的原话是“A port that is declared as an interface ,whether generic or explicit,must be connected to an interface instance or another interface port”
这里,我不明白,为什么这个module a的port必须要接一个例化的interface呢?
并且我在端口声明的时候,使用了 a_interface a_pins 这样的语句了呀,为什么还是报错了? |
|