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[求助] 初学SystemVerilog,用VCS,不太明白如下错误

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发表于 2013-1-25 17:02:11 | 显示全部楼层 |阅读模式

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小弟,刚刚接触Systemverilog,遇到如下问题在a.sv文件中,定义了一个接口 a_interface  然后又定义了一个module 交a,这个模块的port使用了,我定义的interface,但是在用VCS对这个模块进行编译,发现一下错误:
“VCS_IUC             interface a is unconnected ”,然后我查了书,书上的原话是“A port that is declared as an interface ,whether generic or explicit,must be connected to an interface instance or another interface port”

这里,我不明白,为什么这个module a的port必须要接一个例化的interface呢?
并且我在端口声明的时候,使用了  a_interface  a_pins  这样的语句了呀,为什么还是报错了?
发表于 2013-1-25 18:46:14 | 显示全部楼层
这个你得把代码作为附件加上来吧。
 楼主| 发表于 2013-1-27 11:41:31 | 显示全部楼层



后来我折腾了一下,加了一个测试module,并且在里面例化了自己设计的module和interface,两个以connect,编译就没有问题了,
后来在VCS的document文件夹下翻看了几个例子,然后把它文件里面的测试module都去掉,仅仅剩下设计的话,也会出现相同的错误。

估计真的可能是systemverilog在VCS里面的就这样的,必须要顶层例化interface并且连上module才对,在quartus 中编译相同的文件,不会报错,我猜想VCS针对验证和仿真,所以仿真器的解释不一样吧
发表于 2013-1-28 10:09:28 | 显示全部楼层
vcs有只编译(不load,建立hierarchy)的option.我想加上这个option也不会报错的。
 楼主| 发表于 2013-1-28 11:06:27 | 显示全部楼层


vcs有只编译(不load,建立hierarchy)的option.我想加上这个option也不会报错的。
asic_service 发表于 2013-1-28 10:09



请问这个option是什么,刚刚找了半天也没有找到......
发表于 2013-3-9 11:37:55 | 显示全部楼层
哦,不懂systemverilog。。。
 楼主| 发表于 2013-3-23 14:39:38 | 显示全部楼层


请问这个option是什么,刚刚找了半天也没有找到......
youngstone 发表于 2013-1-28 11:06



使用vlogan而不要使用VCS
发表于 2013-5-26 16:50:12 | 显示全部楼层
学习一下
发表于 2022-3-27 17:26:17 | 显示全部楼层
不是很懂s y s te m v e ri lo g
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