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[求助] 如何用verilog实现dsp的归一化命令——norm

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发表于 2013-1-22 14:34:58 | 显示全部楼层 |阅读模式

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RT!被归一化的数据为32位有符号数,归一化移动多少位是一个变量,0~20位!时序逻辑实现,每个周期才能完成1位的比较和移位,速度太慢。
要求必须能够被综合!
除了用for,还能怎么样来实现?
发表于 2013-1-23 15:08:23 | 显示全部楼层
always @(*) begin
  case(bit_shift[3:0])
  'd0:
  'd1:
  ...
  'd20:
  default:
  endcase
end
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