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楼主: 郭希训

[调查] 可综合Verilog语句

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发表于 2014-1-21 15:51:15 | 显示全部楼层
不错 是的 就是模拟延迟
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发表于 2014-1-22 10:17:02 | 显示全部楼层
恍然大悟
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教父
发表于 2014-1-29 09:07:38 | 显示全部楼层
加延时是为了方便做仿真的时候模拟触发器的CKQ 延时， 综合的时候工具会自动忽略延时信息
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发表于 2014-1-29 17:02:46 | 显示全部楼层
meiqianle
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发表于 2014-2-27 12:54:47 | 显示全部楼层
学习了  不错
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发表于 2014-3-5 19:44:15 | 显示全部楼层
原来是这样～
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发表于 2014-3-6 16:29:28 | 显示全部楼层
不错  学习啦  好东西
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