可综合Verilog语句

郭希训 · 发表于 2013-1-15 11:04:19

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在看李新兵编著的ARM9微处理器结构的Verilog代码时，经常有这样的语句：
always @(posedge clk)
begin
data_out[2:0]<=#`DEL 3'b001;
end
在可综合的语句里，不应该禁止#延迟吗。求解释。

handucheng · 发表于 2013-1-15 11:39:32

这样写的目的应该是为了仿真用，在综合时候并不影响电路，综合工具不识别延迟，所以这样写没有任何问题！

deanyu · 发表于 2013-1-15 16:44:48

只是为了仿真用，真实电路中自然会有cell delay，这里#只是简单模拟一下而已

教父 · 发表于 2013-1-18 10:34:58

这个时间是模拟DFF的CKQ时间。综合工具在综合的时候会自动忽略这个时间的，工具也会给出报告的

郭希训 · 发表于 2013-1-18 14:19:33

谢谢了，以前写代码的时候没试过这种方法。

郭希训 · 发表于 2013-1-18 14:20:38

以前没用过这种写法。

lordlion · 发表于 2013-1-18 16:26:53

不影响综合的

隔壁村的酱油 · 发表于 2014-1-9 21:38:51

学习学习

qinxuanqx · 发表于 2014-1-10 11:05:54

前面2楼得解释很到位了~

neufeifatonju · 发表于 2014-1-13 10:15:08

确实是这样，不过我这种菜鸟很少这么写

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[调查] 可综合Verilog语句