90nm 65nm 45nm 32nm 下各金属层和ILD厚度

tsphone · 发表于 2013-1-6 00:13:48

本帖最后由 tsphone 于 2013-1-6 00:16 编辑

手头没有工艺文件，需要金属互连线参数建模分析延时和功耗各金属层和ILD（主要是顶层）厚度是多少？介电常数？
多谢！

semico_ljj · 发表于 2013-2-19 21:51:50

？？？
！！！

itorrent · 发表于 2013-3-3 01:11:32

这个，要到多准确？大概几千A

sczh01 · 发表于 2013-3-12 08:56:10

不同的工艺不同参数这个是不同的呢比如 .28的HP 和.28的LP的参数是不一样的

tsphone · 发表于 2013-5-4 05:24:15

分析顶层金属做全局总线的延时，主要考虑电感的影响
模型采用http://ptm.asu.edu/ 给的互连线模型1，顶层金属走线
所以要知道金属和介质层厚度，以及具体介电常数（2.2～3.5）
是不是给个都在 itf 文件中？
哪里能下到这个文件？

mcmm000 · 发表于 2013-6-26 10:44:03

问foundry要。。

ustc_tweeg · 发表于 2013-7-3 21:04:23

各家各制程都不一样用哪家就找哪家要

rainfive · 发表于 2013-7-14 22:02:25

the thickness on monitor wafer and pattern wafer is different.
In general, the thickness for 40/45nm is 500A (monitor wafer)

YULONGUTK · 发表于 2014-1-2 21:19:10

看客顶一个

maverick28229 · 发表于 2014-1-23 18:25:10

based on the foundry

[求助] 90nm 65nm 45nm 32nm 下各金属层和ILD厚度