Verilog 中function综合的问题

tbb2009

如果 用 function 来描述一段 组合逻辑（比如一个大的ＭＵＸ），此逻辑会在模块内多处调用。写RTL的时候 需要用 automatic　来声明吗？如果需要的话，是可综合的吗？

orlye

好像不用吧。
为什么不封装成一个小模块呢？function是不太建议使用的，综合容易出问题，也不利于优化。