求教大神：Timequest分析时，PLL输出问题

ksqnhm · 发表于 2012-12-27 17:00:16

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求助，我用vhdl写了个sdram程序，PLL输出（c0：:2MHz；C1:100MHz；e0:100MHz）
进行timequest分析时，PLL输出达不到100MHz了，而且时序分析很多达不到要求，slack为负的，这是怎么回事呢，望大神，给我指点指点。

ksqnhm · 发表于 2012-12-28 10:20:50

大家帮看看，是怎么回事呢？

ksqnhm · 发表于 2012-12-28 10:22:25

这个问题困扰了很久了，还没解决

飞扬紫百合 · 发表于 2012-12-28 10:37:17

优化一下代码。可以把compile报告贴出来，要么就是换片子

蓝色风暴@FPGA · 发表于 2012-12-28 10:42:49

找slack为负的路径，优化它，不需要换片子

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