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[求助] 请教大家一个关于全局时钟的问题

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发表于 2012-12-26 09:31:13 | 显示全部楼层 |阅读模式

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2012-12-26 09:13 上传
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未命名.jpg


大家好,这是我们这一个原理图上的全局时钟,用的是altera的E40系列的芯片,当时是说多多把CLK和CLKOUT连到一起,现在我改用Spartan-6了,这块应该怎么实现呢?GCLK管脚该和谁连能实现上述功能,我下载了Xilinx的时钟管理模块资料,看的不是很明白。
还想请教诸位兄弟一个问题,这样连有什么好处?
刚刚想深入的接触FPGA,希望各位兄弟不吝指教!
发表于 2012-12-26 20:48:36 | 显示全部楼层
我猜这是altera的PLL ip的问题吧,把输出时钟反馈回clk端。这个在spartan上没有这个要求,gclk就连到你系统的时钟输入晶振就可以了。
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