Modelsim 的使用

jackzhang · 发表于 2003-9-18 20:10:06

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[这个贴子最后由jackzhang在 2003/09/18 08:24pm 第 1 次编辑]

目前，常用的方针工具包括：VCS, Verilog-XL,Modelsim等等
Modelsim是最常用的方针工具，与其他的工具相比的优势是价格很低，界面跟友好。
劣势是知名度不够，特别是前几年，在IC领域，承认Modelsim 的 Foundry厂比VCS，Verilog-XL要少的多。不过，现在不同了，基本上所有的Foundry厂都承认它的仿真结果了。因此使用该工具的越来越多了。
Modelsim使用比较简单，但是用好还需要看一些相关资料。
一般Modelsim有两种工作方式debug和非debug方式。通常确省为debug方式，所以大家可能开始使用时都是debug方式，因此效率不高。

mrqingfeng · 发表于 2003-9-18 20:57:37

我用Modelsim有一段时间了，从来没有注意过这个问题。私人电脑没有装现在看不到，能说说这两种方式有什么不同吗？非debug方式什么意思？是只做程序编写、编译而不做仿真吗？在哪里设置非debug方式？

jackzhang · 发表于 2003-9-18 21:01:27

让我一下说清楚是不可能的，因为以上部分只是凭着记忆写出来的，要详细解释还得看书。不过是否处于debug方式下是通过一个命令开关实现的
你能否先说一下你的使用方法，最好举个例子，我看看你的用法。

bravelu · 发表于 2003-9-18 22:36:06

我对modelsim不是太熟，这两种模式也不太清楚，是否代表一个可以交互一个不行？另外，modelsim对于verilog和VHDL的支持好像不同，似乎对VHDL的优化好些，有个加速开关是针对verilog的，而VHDL本来就被优化过，感觉很多方面都是以VHDL为主，后来才支持verilog，modelsim我觉得速度比verilog－xl快。毕竟一个是解释执行一个是编译执行。
关于modelsim还有很多东西可以说，不如先找一个方向如何？modelsim我也是初用，所以很大程度上还是用图形界面，我知道jack是用script的。这方面我不熟，可不可以介绍一下流程？

zhoujj · 发表于 2003-9-19 08:32:42

谢谢版主，这个主题一展开，我这个菜鸟有福啦

jackzhang · 发表于 2003-9-19 09:37:37

大家先慢慢讨论，我这两天比较忙。

palladium · 发表于 2003-9-19 10:00:13

但我觉得modelsim还是无法和VCS和ncverilog比,
后者在功能速度上毕竟更强大.如果只是停留在FPGA上，
当然modelsim足也.

palladium · 发表于 2003-9-19 10:01:55

我想问一下,能不能同时开两个modelsim界面?或者说想保留某个
波形,为了比较方便.

jackzhang · 发表于 2003-9-19 10:27:19

我先在做ic设计，vcs和modelsim两套工具都使用，并不觉得vcs能比modelsim快，至于功能，vcs更比不上modelsim了

palladium · 发表于 2003-9-19 17:39:49

不知道modelsim有没有工作站版本?

Modelsim 的使用

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