关于PSS+pnoise and candence noise aware

xtcel246

求版上上各位大牛解答，小弟最近做一个32Kcrystal oscillator.
  在做噪声仿真的时候有以下疑问，

                         1，用PSS+PNOISE 的仿真结果 中的 phase noise ,以及在它基础上计算出的 JC  JCC JC-K JCC-K ，是包含了
系统 thermal shot fliker 等的 intrinsic noise 还是 只包含了 random noise 的 phase noise ?

                         2,   我们一般对crystal osc 说的 jitter 指标是不是应该是  JCC 或者JCC-K ，因为它没有外加基准参考频率，看JC JC-K 没意义 ？ 如果是JCC-K ，那么这个K 是根据应用去一个时间么？ 因为VCO 里边是取 f0/2/PLL band width .

     另外我想仿真一下 power supply 的噪声对 输出 jitter 的影响？  

                         1，第一种方法是 直接在 TEST BENCH   电源上叠加一个噪声源，但是PSS+PNOIE 就不能按照 OSC 来仿真，它会检测到一个周期性的输入，认为目前是 VCO 或者MIXER 什么的？
                          2，第二种方法是用VERILOG-A 写了个参数可变的噪声源，虽然骗过了软件，但在噪声源频率很高的时候, PSS 很难收敛。最后放弃。
                       3，第三种方法是利用candence noise-aware desing flow, 先把OSC 当成 VCO 提取了 PPV modle file ,然后在 PPL TEST BENCH 中 TRAN 仿真（PLL 还是只有一个OSC + meter+power supply noise ），最后结果里边有 PSD 和 jitter .

                          我看论坛里边好多人输出的结果都是2个 period jitter 和 phase jitter ,我不知道我为什么只有一个 jitter ,是版本问题么？  另外这个jitter 是不是对应的是period jitter ?  那这个值对应的是PSS+PNOISE 的那个值呢？ 因为结果比PSS+PNOISE 还小大概一个数量级？ 这个无法理解，求助版上高手。

dongzz201

这个问题好呀，俺也想知道答案。
请问楼上，做PSS可以收敛吗？我记得以前做32K crystal oscillator的PSS仿真，结果总是感觉不太对。
稳态仿真波形总是和初始条件有关，我只好放弃了。
请楼主指导了。

xtcel246

收敛还好，gear2only 收敛容易点。 另外实在不收敛就放宽点收敛的约束。

dongzz201

俺要再次实验一下。
你确定PSS可以收敛到正确的结果？也就是说，给不同的初始条件，不同的初始电感电流，PSS收敛的一样的结果？
另外，可否写出你使用的32K 晶振的模型？谢谢！

dongzz201

俺刚才的回复怎么看不到了？

dongzz201

xtcel246，可否联系一下，我们讨论一下这个问题，俺也学习学习。

xtcel246

回复 6# dongzz201


   晶振模型 我看crystal  参数建的，  LS=9.3KH  RS =45K   CS=2.5f   CP =1.28p
   在公司不能用什么即时聊天工具，不好实时联系。

ic魅影

回复 1# xtcel246

友情帮顶，等待大牛解答。

gaojun927

求版上上各位大牛解答，小弟最近做一个32Kcrystal oscillator.
  在做噪声仿真的时候有以下疑问，

                         1，用PSS+PNOISE 的仿真结果 中的 phase noise ,以及在它基础上计算出的 JC  JCC JC-K JCC-K ，是包含了
系统 thermal shot fliker 等的 intrinsic noise 还是 只包含了 random noise 的 phase noise ?
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没明白你这里说的是什么意思。这种pnoise仿真都仿的是电学噪声，和noise仿真的概念类似。
                         2,   我们一般对crystal osc 说的 jitter 指标是不是应该是  JCC 或者JCC-K ，因为它没有外加基准参考频率，看JC JC-K 没意义 ？ 如果是JCC-K ，那么这个K 是根据应用去一个时间么？ 因为VCO 里边是取 f0/2/PLL band width .
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这个我不清楚，也得看应用吧。如果晶振直接去做clk，一般用clk的数字电路都只关心period jitter。如果晶振去做adc采样，或者其他的，又是关心不同的指标。
     另外我想仿真一下 power supply 的噪声对 输出 jitter 的影响？  
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这种没想过，你是想得到电源到jitter的传输函数？类似psrr的概念？
                         1，第一种方法是 直接在 TEST BENCH   电源上叠加一个噪声源，但是PSS+PNOIE 就不能按照 OSC 来仿真，它会检测到一个周期性的输入，认为目前是 VCO 或者MIXER 什么的？
                          2，第二种方法是用VERILOG-A 写了个参数可变的噪声源，虽然骗过了软件，但在噪声源频率很高的时候, PSS 很难收敛。最后放弃。
                       3，第三种方法是利用candence noise-aware desing flow, 先把OSC 当成 VCO 提取了 PPV modle file ,然后在 PPL TEST BENCH 中 TRAN 仿真（PLL 还是只有一个OSC + meter+power supply noise ），最后结果里边有 PSD 和 jitter .

                          我看论坛里边好多人输出的结果都是2个 period jitter 和 phase jitter ,我不知道我为什么只有一个 jitter ,是版本问题么？  另外这个jitter 是不是对应的是period jitter ?  那这个值对应的是PSS+PNOISE 的那个值呢？ 因为结果比PSS+PNOISE 还小大概一个数量级？ 这个无法理解，求助版上高手。
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输出结果这个，可能是版本问题，我以前也遇到过。pll仿真流程中仿的结果应该是period jitter。pnoise中分析的结果时间久了有些印象不深，难道给的结果不是psd形式吗？

dongzz201

似乎PSS可以收敛。
不知道你注意没有，如果把电感初始电流设置得很大，比如20UA左右，这个时候PSS收敛的结果，就和设置初始条件为5UA的结果不一样了。这个是为什么呢？