如何设计频率合成器和锁相环芯片

jinlilijin · 发表于 2012-12-13 23:07:15

在工程上，做宽带N值变化大的PLL，一般取N的最大值和最小值的几何平均，(N1*N2)^0.5.
然后将计算出来环路值，看看N值最小的情况相位裕度，即可。
当其他不变只改变N时，一般低频处环路宽，相位裕度偏小，高频处，相位裕度大。（VCO的Kv一般随着频率的升高而增大）。这些结论简单推到下，就可以得出。

如果想保持整个宽带内环路带宽和相位裕度不变，有两种方法：
1，改变电荷泵电流。优点：简单。缺点：相噪要差些
2，改变环路电阻和电容。优点：相噪较好。缺点：电路复杂
上面都是针对单环而言。

z1314007 · 发表于 2012-12-14 23:02:39

本帖最后由 z1314007 于 2012-12-14 23:04 编辑

回复 11# jinlilijin

好的，多谢回复，其实我更想知道如何在配置预分频和环路分频的情况下，PLL在相当大的频率范围内自动保持这种稳定性

jinlilijin · 发表于 2012-12-15 20:39:45

回复 12# z1314007

预分频不用考虑
只需考虑环路分频即可。
看你提的问题，估计你实际工程做的比较少，在实际工程中，都是尽可能的提高鉴相频率，获得低的相位噪声

bucker · 发表于 2013-1-8 18:59:09

我想用verilog HDL设计全数字锁相环，用来对输入信号进行一定范围的倍频，但没理解M、N和K什么关系，能不能解答一下。

semico_ljj · 发表于 2013-1-8 21:11:14

回复 5# guot

小兄弟。。。

semico_ljj · 发表于 2013-1-8 21:13:19

回复 9# jinlilijin

qingwen“4，重新计算环路，一般工程上去50KHz~500KHz”是什么意思？

ys0290 · 发表于 2013-1-8 21:51:56

楼主您好。我用的是65nm，设计输入数据是40G，时钟是10G的DFF。电源电压是1.2，请问，在前仿真时候，至少要保证DFF多大的-3db带宽。CML buffer要保证多大的带宽？我设置的摆幅是0.4V请问这样是否合理，因为摆幅与带宽成反比，但是大摆幅可以抑制噪声和BER。谢谢啦

只是木偶 · 发表于 2013-1-22 22:15:28

楼主发表的pll的论文怎么下载不了呢？楼主方便发邮箱吗？？？拜托！！！

hustanghu · 发表于 2014-7-20 16:03:07

楼主，有没有关于FS测试的相关文档，现在我们芯片准备去流片了，但是还没有测试方面的只是积累，能否提供相关的文档？谢谢了

jinlilijin · 发表于 2014-8-24 01:38:24

FS测试是什么东东？射频测试最好找有经验的人教你，涉及的东西很多，无法说清楚，我测试是按用户产品协议测试

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