如何设计频率合成器和锁相环芯片

xianwu_hs · 发表于 2021-7-13 21:02:29

请问楼主，最近设计分数CPPLL，matlab建模stb仿真，裕度足够，行为级建模能锁定，但是用verilogA（PFD+CP+VCO）+verilog（DSM）+晶体管级NPs分频器+RC LPF仿真，一直不能锁定，vctr呈现抖动式上升，输出频率抖动式增长。。。。这是什么原因，已经单端验证过DSM+DIVIER能够正确实现小数分频，也欢迎其他大佬一起讨论交流下

wowowo2017 · 发表于 2022-9-4 17:38:24

顶起来

pqzhu88 · 发表于 2022-9-4 23:19:42

Tnanks a lot

[原创] 如何设计频率合成器和锁相环芯片

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