关于Verilog并行运行的问题

小钱

回复 9# Timme
一定不行，q在这里是输出端口，他可以选择q1输出，也可以选择q2输出。而关于en==1与add_sub==0是作为秒表。而en==0,add_sub==1是产生60进制，因为下一个模块没有PO上来，其实他产生的进位是作为分钟的时钟信号的。en==0,add_sub==0是作为倒计时的。