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查看: 8011|回复: 2

[求助] Systemverilog中流操作符问题

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发表于 2012-11-30 20:03:47 | 显示全部楼层 |阅读模式

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在Systemverilog中用一下流操作符,请高手帮忙看下。谢谢


class Transaction;


bit [31:0] addr,crc,data[8];


static int count=0;



function void pack(ref byte bytes[40]);


bytes={>>{addr,crc,data}};


endfunction


function Transaction unpack(ref byte bytes[40]);


{>>{addr,crc,data}}=bytes;


endfunction


endclass: Transaction


////////////////////////////////////////////////////////
Transaction tr,tr2;
byte b[40];

initial begin

    ...
    ...
    tr.pack(b);
   ....
  ....

最后出现了下面的错误,请高手指教!谢谢
Error-[IUDA] Incompatible dimensions
pack.sv, 20
  Incompatible unpacked dimensions in assignment
  Arrays with incompatible unpacked dimensions  cannot be used in assignments,
  initializations and instantiations.
发表于 2012-11-30 23:20:36 | 显示全部楼层
因为非合并数组的内容存储在不连续的内存空间里,所以一般不能使用流操作符,可以把非合并数组的每一个元素单独拿出来使用,或者赋值给一个合并数组,也可以解决。
 楼主| 发表于 2012-12-1 23:46:47 | 显示全部楼层
回复 2# gaurson


谢谢   是那个问题。
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