verilog学习中的一个小问题

最酒店 · 发表于 2012-11-23 18:23:22

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在verilog学习中，有一个1位宽的输入，在没有其他触发条件下，有时钟，但不要与其同步，该怎样产生一个随机数？

最酒店 · 发表于 2012-11-23 18:53:29

自己顶个...

求交流...

rivita · 发表于 2012-11-23 22:24:12

帮你顶个...

richyhuang · 发表于 2012-11-23 23:24:38

楼主有点不太明确,是测试向量产生随机数，还是输出一个随机数啊(一位宽输入是什么意思?)

据本人目前所知:都是无法实现的,如果可以实现还请帮忙解答。

最酒店 · 发表于 2012-11-24 15:34:12

回复 4# richyhuang

是输出一个随机数，0或者1，但它的触发条件不是时钟，我想到一个是基于它的前一状态随机产生下一状态，但实现不了，不知道你有没有其他想法？

apyamy · 发表于 2012-12-4 09:57:50

Using probability distribution function (for example, $random()) then convert the output to one bit signal.

chen.terry · 发表于 2012-12-13 08:36:11

可以试试tausworthe算法，在google搜索一把就知道。

lihelian · 发表于 2012-12-13 17:05:55

不知道，

hzfrank · 发表于 2012-12-20 09:17:27

使用的时刻也不确定么？为啥不可用使用的时刻来同步一下？

Simon.zhang · 发表于 2013-2-3 19:43:35

不清楚要什么。那如果不和时钟同步的话，你的这个输出需要维持多少cycle？如何维持？

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