关于verilog和vhdl赋值不同的现象

nano_dv · 发表于 2012-11-22 22:52:07

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关于verilog和vhdl赋值结果不同的现象举例。

qiudanyi1 · 发表于 2012-11-23 09:39:54

你的vhdl中temp的值是没错的，dataout有问题的，你看看是不是这里写错了

nano_dv · 发表于 2012-11-23 18:29:49

回复 2# qiudanyi1

应该没有问题，这里主要想知道verilog和vhdl在赋值上有什么区别和相似之处

rivita · 发表于 2012-11-23 22:44:37

仔细看看代码

peppermint · 发表于 2012-11-26 07:29:53

temp should be declared to be a variable, not a signal in your VHDL process.

nano_dv · 发表于 2012-11-26 20:35:05

回复 5# peppermint

thanks,i want to know the assignment difference between vhdl and verilog.

jm2000 · 发表于 2012-11-27 14:19:50

在VHDL中信号是具有延时性的；在你的代码中当dat_in变化的时候，dat_out的赋值不是现在的temp的值，而是以前的值（不知道我说清楚了没有，书上的原话：在顺序代码中，信号值的更新不是即时的，新的值要在进程、函数或工程完成以后才有效）；而verilog中的assign是立即赋值的；

大虾来补充一下；

stormyoyo · 发表于 2012-11-27 15:06:37

VHDL赋值有延时性的

gaoxianwei · 发表于 2012-12-1 21:31:47

VHDL中的信号赋值要区分有无时钟，在有时钟时，每一次信号的赋值有一个时钟的延时；在一个时钟内，下一次的运算要用到前面的结果的话，必须用变量。

pontiff · 发表于 2012-12-2 18:43:59

改成变量的话，结果会是一样的吗？

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