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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › SpectreVerilog没有verilog.log文件
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查看: 1476|回复: 1

[求助] SpectreVerilog没有verilog.log文件

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parkjinheel
发表于 2012-11-12 09:42:16 | 显示全部楼层 |阅读模式

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写了一个激励，导入CADENCE的仿真
说error encountered during simulation
一般我都回去查看VERILOG.LOG文件，这次竟然没有。。。。

Verilog在MODELSIM下都OK
during, error, Simulation, 仿真

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juhao0122
发表于 2012-11-14 14:05:45 | 显示全部楼层
需要在.cshrc文件中包含cadence的ldv文件。
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