PLL后仿无法锁定的问题

tideblue · 发表于 2012-11-8 21:38:04

这个问题作一个VCO 后仿（corner）不就证实了么

flyawayfc · 发表于 2012-11-8 21:57:42

回复 5# 尘下之尘

不是divider的问题，很可能就是VCO的问题了，SS是频率偏低，所以VCTRL会一直向上漂要锁到相应的频率。。。。。一般会用AFC之类的来克服corner的偏差。。

lwjee · 发表于 2012-11-10 20:47:35

“我调试VCO的时候基本上是在ss85下刚刚覆盖124MHz “就是没有考虑过冲的问题。

semico_ljj · 发表于 2012-11-11 10:11:56

域度太低。

ygchen2 · 发表于 2012-11-11 10:30:10

LZ的PLL VCO工作在有些CORNER达不到所希望工作的频率，其实即使VCO勉强可以达到工作频率，也还需要看VCO此时增益还有多大，环路还是否有足够增益，有没有足够相位裕度等等。。。

kaallka · 发表于 2015-4-7 23:29:04

请问LZ你的后仿使用什么软件仿真的？怎么查看phase noise的？

尘下之尘 · 发表于 2015-4-18 14:01:50

回复 16# kaallka

因为我做的是给数字用的clock，所以没有考虑phase noise，用hspice 跑的后仿；PLL的phase noise需要建模型吧，虽然做过这个，但一直没有在实际的设计中使用过，单block的phase noise都是用spectre跑的；

kaallka · 发表于 2015-4-18 20:18:01

回复 17# 尘下之尘

那单模块的PN后仿的时候怎么在结果里查看？正常schematic调出ADE进行仿真里可以directplot-main里有PSS和PNOISE的函数可以使用，但是我直接用spectre +input.scs跑后仿网表，跑完并没有保存可以计算PN的参数。请问你是怎么查看后仿PN的或者怎么仿真后仿的？最近就这纠结了好久了，谢谢啊

a056433j · 发表于 2019-5-30 17:38:12

学习了

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