数字电路版图过lvs关于端口的问题

嘿嘿嘿哈 · 发表于 2012-11-6 23:02:36

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版图中把vdd gnd 和几个端口认成了短路，个人觉得应该是rules或者设置方面有问题，而且为什么生成的版图输出输入端口会有两个重叠的label,去掉一个label以后lvs的结果又不一样了！！！！

陈涛 · 发表于 2012-11-6 23:27:41

两个重叠的label，不正常啊

嘿嘿嘿哈 · 发表于 2012-11-7 11:48:46

回复 2# 陈涛

请问为什么会出现两个重叠的label啊 label应该用txt打吧如果用txt打的话就会出现几百个port，是电路内部的label么？如果在rules中注解掉txt的端口设置那么port数就会变成0...再问一下，两个输出端被短路了这种情况应该是不会发生的吧

龙溪小泮 · 发表于 2012-11-9 15:22:40

回复 1# 嘿嘿嘿哈

在做eco的时候，插的buffer有上下翻转的，要挪动一下他就会自动转过来，不然就会VDD,VSS短路了

嘿嘿嘿哈 · 发表于 2012-11-21 16:54:58

恩恩目前问题解决了求有人知道M4SLOT层是干啥的么？~~

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