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查看: 8565|回复: 8

[求助] DFT中全速测试有哪些方法,怎么自己设计OCC电路?求赐教!

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发表于 2012-11-6 16:40:23 | 显示全部楼层 |阅读模式

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DFT中全速测试有哪些方法,怎么自己设计OCC电路?求赐教!

难吗??
发表于 2013-3-5 11:19:18 | 显示全部楼层
自己不会设计, 只会用DC生成。 DC 的DFT manual里专门有一章讲OCC的, 看看就会的。
发表于 2014-1-22 10:03:21 | 显示全部楼层
回复 2# angusyin


  我看的资料里说,occ电路的设计,涉及到三个时钟,参考时钟、ate时钟、PLL时钟,我觉得ATE时钟应该是在测试机上做测试时用的时钟,那么参考时钟和PLL时钟,分别起什么作用呢?另外,at-speed测试时,在launch和capture阶段需要使用系统时钟,请问参考时钟和PLL时钟,与系统时钟有没有什么关系呢?
发表于 2014-1-23 09:49:43 | 显示全部楼层
什么是OCC电路?求科普
发表于 2014-1-23 10:31:40 | 显示全部楼层
回复 4# jacobshen


    on-chip-clock(occ),为了测试transition fault,需要launch和capture时,使用system_clock,shift阶段使用dft_clock,当工艺尺寸降低到130um以下时,transition fault会增加,因此,需要at-speed全速测试。
发表于 2018-7-16 11:38:54 | 显示全部楼层
类似于这样的关系,图片不够清晰,但可以说明关系,至于怎么设计,要按需设计,能达到dft要求就可以!



发表于 2018-7-16 11:46:35 | 显示全部楼层
为什么图片显示没使用,唉~
IMG_20170401_144446.jpg
IMG_20170401_144446.jpg
IMG_20170401_144446.jpg
发表于 2018-7-16 11:51:45 | 显示全部楼层
真是醉醉了
发表于 2018-10-31 11:01:48 | 显示全部楼层
回复 3# zhangjirong


   你好,我的理解是ref clock是提供给pll的用来倍频的参考时钟,ate clock应该是ate 机器的时钟,ref clock 时钟原来设计里面有定义周期和脉宽, ate的脉宽不知道能不能改,默认是 45 ,55;也看到有的设计改成50到80的。
理解不对的话,请指正
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