在编译综合后产生的网表文件是否包含时序约束信息讨论

xkxaut0701 · 发表于 2012-11-5 14:05:03

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由于单独写了几个模块并且进行了时序约束后，各自编译综合产生网表文件，再被主模块调用，大家一起讨论下是否这个网表文件就包含有时序约束信息在里面？？还是不包含，还需主模块调用它的时序约束文件来映射布局布线生成最后的文件，烧写到板子上？？调用网表相信许多工程师都在做这样的事情，希望大家一起积极讨论下，谢谢。

PS：时序约束是在布局布线的时候需要软件考虑的。（小弟哪有说的不对的地方请多多指教）

hxq160 · 发表于 2012-11-5 14:15:52

顶一个

xkxaut0701 · 发表于 2012-11-5 16:19:48

哦，这是我理解的问题，其实是不包括时序约束的信息的，因为在代码里面是不包括时序约束的，若要进行时序约束是要在编译软件中进行设置，所以若需要调用模块的时序约束，就要在现在的这个工程中进行重新设置。

欢迎大家继续踊跃讨论啊！！！！！

fengwu0805 · 发表于 2012-12-1 21:06:38

通常我们会为工程添加UCF约束指定时序要求和管脚约束。但是UCF约束是给MAP，PAR等实现使用的，综合工具XST并不能感知系统的时序要求。而为XST添加XCF约束却是使实现结果拥有最高频率的关键。其原因是显而易见的：实现工具只能在综合网表的基础上布局布线，而综合工具却可以根据要求调整综合网表，使实现工具更容易满足时序要求。如果不将时序目标告知综合器，将导致我们对性能的要求得不到体现。

所以可以通过XCF来添加约束信息《FPGA开发攻略--基础篇里面的》

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