APR後LVS ERC error 在std IO上如何解決?

QQEDA · 发表于 2012-11-2 09:59:07

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本帖最后由 QQEDA 于 2012-11-2 10:09 编辑

各位好,
　　請教一下，我APR做完跑LVS的時候，對core的power/gnd line打上Label之後

　　lvs 內的erc 說在IO的地方有mos connected to both power and ground.

　　可是我的IO是tsmc 的 standard I/O (.18)，應該裡面不會有short到的地方才是。

　　IO cell單獨跑LVS也是過的。

　　dummy cell也有用lvs option勾選掉。

　　而我APR的做法也僅是加入IO filler將IO gap補滿圍成一圈，並且在route之前就補滿。

　　因此signal net也沒有繞到filler上，encounter中DRC, Connectivity 也都過了。

　　希望有經驗的高手能出手相助，先感謝了。

QQEDA · 发表于 2012-11-2 10:48:53

回复 1# QQEDA

補充一下，剛才發現原本的std IO cell（PVDD/PVSS)在LVS 的時候便會出現erc的錯誤。
　請教一下這個該如何忽略？

B40514066 · 发表于 2012-11-2 16:47:01

没加tieH tieL cell

QQEDA · 发表于 2012-11-2 17:05:04

回复 3# B40514066

你好，謝謝回覆
　design中已有加入TieHi 和 TieLow了。

　目前是LVS會過，可是LVS內附加的ERC檢查會有ERROR。

　因為std IO本身就存在這個ERC 錯誤

　只是因為std IO是tsmc的，想說應該是我少操作了什麼，所以才會出現這樣的ERC　error吧。

　請教各位有相關經驗嗎？我的erc error 是錯在PVDD,PVSS上面

chrisyl · 发表于 2012-11-2 17:08:19

感觉不像是tieh/tiel造成的，那样应该报gate connected to power/ground 或者floating gate.

原版本IO自身报过这个问题的话，应该去问问vendor.

power0650 · 发表于 2012-11-13 23:00:56

我也有类似的问题，LVS是通过的。但是ERC 和 SOFTCHECK 都还是报的有warning 。而这些warning是设计外环IO的问题。查看LVS的rule ，写的太模糊，不知道如何解决？请求遇到过此类问题的大牛帮小弟解释解释。

海盗船长lyc · 发表于 2019-6-10 16:03:03

请问楼主问题解决了吗，小弟也遇到了同样的ERC问题，用的是TSMC的IO

To70rO · 发表于 2021-2-2 16:32:42

捞一下，同样的问题

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