跪求System_Verilog 各层次之间的调用关系，谢谢高人指点

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最近在编写SV程序的时候产生了如下疑惑，还请高人指点，若不吝赐教，十分感谢：
      1. module 可以 调用program；program可以调用task，function，class；这样的层次关系对吗？
      2. 一般testbench的层次结构是怎样的？
      3. 在仿真时出现了
                       A member of a dynamic variable (pci_random) is not allowed as a port actual.
          这样的错误，到底应该如何解决呢？(已解决)
      4.module 与 program的异同点。
谢谢了。

TommyGG

1. module 可以调用 module，program，function，task，class，interface等
    program可以调用function，task，class，interface等
    class可以调用function，task，class，interface等
2. 最简单的结构是：
   generator -> driver -> DUT -> monitor
                            |                            |
                            |-> scoreboard < -|
3. 这个要看具体的代码了

飞扬紫百合

Module Program class/task etc

or

module Task class/task/function etc

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十分感谢，能给我讲下剩下的两个问题吗？

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十分感谢楼上，第三个问题已经解决了。

zhengxianpei

我也正在学习systemverilog，多谢TommyGG解惑

zhaozhong0629

可以用mail联通中间的部件